Fuchsia Electricity Lightning

 LAPORAN AKHIR MODUL 2 - PERCOBAAN 1



1. Jurnal[KEMBALI]




2. Alat dan Bahan[KEMBALI]

  1. JK flip-flop
  2. Led
  3. Saklar SPDT
  4. Signal generator
3. Rangkaian Simulasi
[KEMBALI]



4. Prinsip Kerja Rangkaian [KEMBALI]


Pada JK flipflop, jika input J K berlogika 1, maka output dari flip flop saat clocknya aktif rendah maka Q dan Q' akan bersifat toggle yang diaman sesuai tabel kebenarannya. Signal generator dibagaian input positif menjadi clock pada flip flop yang pertama. Pada saat pin reset berlogika 1 dan input dari J K berlogika 1, dan saat clock aktif rendah, dan juga output Q berlogika 1 maka led D1 akan menyala. Sedangkan ouput Q', dari U1A menjadi clock dari U1B. 

Dan begitu seterusnya, hanya saja uuput Q', dari U1B menjadi clock dari U2A  dan output Q', dari U2A menjadi clock dari U2B dan masing masing LED akan menyala. Yang dimana sesuai dengan pengertian tentang counter asynchronous, karena output masing-masing flip-flop yang digunakan akan bergulingan dan sebaliknya secara berurutan atau langkah demi langkah. 
Maka dari itu JK flip-flop 1 yang menyala pertama kali, yang di sebabkan karena JK flip-flop 1 yang pertama kali menerima sinyal clock dari sinyal generator dan untuk JK flip-flop 2 dan 3 meneriman sinyal clock dari masing-masing flip-flop sebelumnya, dan untuk JK flip-flip 4 hanya dikendalikan oleh sinyal clock.

5. Video[KEMBALI]




6. Analisa
[KEMBALI]

1.Analisa percobaan output dari jk flip flop kedua, ketiga, dan keempat, apa beda dengan jk Flip flop 1? (Clue: gambarkan timing diagramnya)
Jawaban:


Gambar di samping merupakan timing diagram dari counter asynchronous JK flip-flop 4 bit. Pada gambar output JK flip-flop 1 (H0) untuk waktu keluaran outputnya akan sama dengan waktu perubahan dari clocknya. Sedangkan untuk keluaran kedua (H1) membutuhkan waktu sedikit lebih lama dari H0,  yang di sebabkan oleh H1 harus menunggu input clock dari H0.

Untuk output ketiga (H2) memiliki waktu yang lebih lama dari H0 dan H1, hal itu disebabkan karena output ketiga harus menunggu input clock dari H1, yang diamana H1 juga menunggu menunggu inputan clock dari output H0. Sedangkan pada JK flip-flop keempat (H3) membutuhkan  waktu yang lebih lama dari JK flip-flop H0, H1 dan H2, karena ouput H3 harus menunggu input clock dari H2 atau juga karena H3 berada paling ujung hanya dikendalikan oleh sinyal clock saja.

Yang dimana sesuai dengan pengertian tentang counter asynchronous, karena output masing-masing flip-flop yang digunakan akan bergulingan dan sebaliknya secara berurutan atau langkah demi langkah.

Perbedaan JK flip-flop 1 dengan JK flip-flop 2, 3, 4, yaitu JK flip-flop 1 yang pertama kali menerima sinyal clock dari sinyal generator dan untuk JK flip-flop 2 dan 3 meneriman sinyal clock dari masing-masing flip-flop sebelumnya, dan untuk JK flip-flip 4 hanya dikendalikan oleh sinyal clock.


2. Jelaskan pengaruh JK flip flop pada rangkaian percobaan 1, dan bandingkan dengan RS flip flop pada TP sebelumnya.
Jawab :
Karena dari flip flopnya bernilai 1 (aktif tinggi), jika kita gunakan Jk flip flop maka akan bersifat toggle (nilai outputnya berubah). Pada RS flip flop jika kita memberikan inputan 1 (input tinggi) pada kedua inputnya, maka outputnya akan bersifat terlarang, sehingga tidak cocok digunakan pada rangkaian counter. Sedangkan Jk flipflop bersifat toggle maka bisa digunakan untuk rangkaian counter.

7. Link Download
[KEMBALI]


Tidak ada komentar:

Posting Komentar

Langganan: Postingan (Atom)